工研院IEK產業分析師陳玲君指出，在邏輯IC堆疊和記憶體整合邏輯IC的2.5D IC封裝領域，台積電因技術優勢已取得利基點，不僅掌握晶圓、矽中介層和植凸塊技術，也有能力一手包辦完成晶圓測試。
台積電在去年第 3季法說會公佈的CoWoS(Chip on wafer on substrate)技術，便是典型的在晶片和基板中間插入矽中介層的2.5D IC封裝技術。藉此，晶圓代工廠進一步整合前後段晶圓代工和晶圓測試服務，對於後段封測廠產生明顯威脅。
不過陳玲君認為，後端封測廠商在 2.5D IC領域，有機會在微機電感測元件、CMOS光學感測元件、射頻、高解析LED驅動IC等產品領域站穩根基，和晶圓代工廠二分天下。
陳玲君指出，從2.5D IC產品藍圖來看，邏輯IC加上矽中介層的封裝架構，已經有應用產品提前推出，賽靈思(Xilinx)的可編程邏輯閘陣列(FPGA)元件，已率先採用2.5D IC堆疊封裝，採用台積電28奈米製程，台積電提供65奈米製程的矽中介層產品，載板由日本挹斐電(Ibiden)提供，植凸塊和封裝堆疊由Amkor供應。
另外邏輯IC整合記憶體加上矽中介層的封裝形式，將會應用在微處理器繪圖處理器產品，台積電也正積極切入，相關封裝產品也可望提前上市。
至於智慧型手機應用處理器，陳玲君認為應該不會採用2.5D IC封裝形式，而是直接進入3D IC和矽穿孔(TSV)封裝模式，藉此來解決行動裝置記憶體頻寬無法因應應用處理器效能提高的問題。
除了賽靈思(Xilinx)之外，包括超微(AMD)、輝達(Nvidia)、高通(Qualcomm)、德州儀器(TI)、Marvell和Altera等都正應用2.5D IC封裝技術，陳玲君預估今年各大廠會陸續公佈相關採用2.5D IC封裝的晶片產品。