AMD推出Spartan UltraScale+ FPGA全新產品，加速、連接並保護新一代設計

台北—2025年12月4日—在工業自動化與有線網路系統領域，設計工程師正日益面臨挑戰，需要尋求兼具成本效益、高速資料傳輸、彈性I/O整合與長產品生命週期，同時又能維持功耗效率和安全性的解決方案。為滿足這些不斷增長的市場需求，AMD推出Spartan™ UltraScale+™ FPGA系列的兩款全新產品SU45P及SU60P，為該系列中尺寸最小的元件，同時具備高速收發器與PCIe® Gen4連接功能。此強化連接能力結合Spartan UltraScale+ FPGA的先進安全功能，共同打造出輕巧、高效率的架構，進而實現快速且可靠的工業與有線系統設計。

成本最佳化型FPGA為設計奠定長遠成功基石

Spartan UltraScale+元件採用16奈米FinFET節點，功能豐富且具備以下優勢：

Ÿ   輕巧、低功耗架構：可降低空間受限環境中的散熱管理複雜度，為控制平面（control-plane）及線路卡（line-card）設計的理想選擇。

Ÿ   AMD Vivado™ Design Suite設計套件：提供統一的設計流程，相較於競爭解決方案，能實現卓越的時程與佈線收斂（routing closure），有效減少開發工作量、縮短設計週期與上市時間註1。

Ÿ   穩定的長期供貨承諾：可透過與Spartan UltraScale+ SU10P/SU25P/SU35P FPGA共用腳位（footprint）相容性的升級路徑，有效減少高昂的重新設計成本與重新認證週期。

高速介面與I/O多樣化實現無縫整合能力

Spartan UltraScale+ FPGA為現代工業及網路設計提供快速且靈活的連接能力，滿足其對於無縫與可靠資料傳輸的需求：

Ÿ   高速連接：透過16.3G收發器與PCIe® Gen4介面，為機器視覺與網路系統提供快速資料傳輸與低延遲效能。

Ÿ   支援混合電壓I/O：包含3.3V及更低電壓標準，可在單一元件上輕鬆整合傳統（legacy）與高速I/O。

Ÿ   簡化系統整合並加速設計週期：透過讓工程師能夠無縫連接和同步多樣化的感測器、光學模組和控制介面，進而簡化系統整合，並加速設計週期。

值得信賴的安全防護

在網路及工業控制系統中，安全性與韌體完整性現今的重要性已超越以往。Spartan UltraScale+ FPGA整合：

Ÿ   CNSA 2.0相容的安全啟動（Secure Boot）：藉由具備硬體信任根（Hardware Root-of-Trust）及已為後量子密碼學（PQC）就緒的LMS演算法，有助於確保韌體的真實性並提供防篡改保護。

Ÿ   強固的資料完整性：透過AES-GCM-256加密及DPA保護的金鑰處理，可有效防止複製（cloning）與未經授權的存取。

Ÿ   生命週期保護：透過基於家族金鑰（family key）的身份驗證來控制，進而簡化現場更新與確保長期產品安全。

競爭力優勢

結果

Ÿ   相較於競爭產品，收發器頻寬最高達3.2倍，通道速度提升1.6倍^註2

Ÿ   相較於競爭產品，收發器頻寬最高達1.3倍，通道速度提升1.3倍^註3

Ÿ   相較於競爭產品，PCIe頻寬最高可提升2倍至8倍^{註4, 5}

Ÿ   採用LUT6架構，相較於採用LUT4架構的競爭對手，LUT利用率提升高達40%^註6

Ÿ   相較於競爭對手，F_MAX提升高達1.8倍，得以選擇最低的速級（speed grade）產品^註7

Spartan UltraScale+ FPGA加速新一代設計

AMD Spartan UltraScale+ SU45P與SU60P FPGA透過在功耗效率與成本最佳化的FPGA中，提供高速連接、強固安全性與長期可靠性，進而解決現代工業及網路系統的核心挑戰。欲了解更多有關Spartan UltraScale+ FPGA的資訊，請參閱AMD官網。

Spartan UltraScale+ SU45P及SU60P FPGA的Vivado工具早期存取支援預計將於2026年上半年釋出，而晶片預計於2026年下半年供貨。

*沒有任何技術或產品可以做到完全安全無虞。

 註1：根據AMD於2024年9月進行的佈線與配置（P&R）測試結果，使用Vivado 2024.1和Lattice Radiant Software 2024.1於預設模式下編譯26個開源設計，並將Artix UltraScale+ AU10P元件與Lattice Mach LFMXO5元件在150 MHz F_MAX目標下進行比較；將Kintex UltraScale+ KU5P元件與Lattice Avant E70元件在200 MHz F_MAX目標下進行比較。佈線與配置（P&R）效能將依據裝置、設計、配置及其他因素而異。VIV-014

註2：根據AMD於2025年10月進行的內部比較，針對AMD Spartan UltraScale+ SU60P FPGA（搭載四個16.3 GB/s收發器）與Lattice MachXO5 LFMXO5-65T FPGA（搭載兩個10.3 GB/s收發器），計算各裝置的總收發器頻寬和每通道速度。公開可用的競爭產品規格請參閱：https://www.latticesemi.com/en/Products/FPGAandCPLD/MachXO5-NX。AMD規格基於內部工程文件。裝置製造商可能會調整規格，導致結果有所差異。結果可能有所不同。SUS-017

註3：根據AMD於2025年10月進行的內部比較，針對AMD Spartan UltraScale+ SU60P FPGA（搭載四個16.3 GB/s收發器）與Altera Agilex 3 A3C100 FPGA（搭載四個12.5 GB/s收發器），計算各裝置的總收發器頻寬和每通道速度。公開可用的競爭產品規格請參閱：https://www.altera.com/products/fpga/agilex/3。AMD規格基於內部工程文件。裝置製造商可能會調整規格，導致結果有所差異。結果可能有所不同。SUS-018

註4：根據AMD於2025年10月進行的內部比較，針對AMD Spartan UltraScale+ SU60P FPGA（搭載PCIe Gen4 x4）與Lattice MachXO5 LFMXO5-65T FPGA（搭載PCIe Gen2 x2通道），計算各裝置的PCIe頻寬。公開可用的競爭產品規格請參閱：https://www.latticesemi.com/en/Products/FPGAandCPLD/MachXO5https://www.altera.com/products/fpga/agilex/3。AMD規格基於內部工程文件。裝置製造商可能會調整規格，導致結果有所差異。結果可能有所不同。SUS-019

註5：根據AMD於2025年10月進行的內部比較，針對AMD Spartan UltraScale+ SU60P FPGA（搭載PCIe Gen4 x4通道）與Altera Agilex 3 A3C100 FPGA（搭載PCIe Gen3 x4通道），計算各裝置的PCIe頻寬。公開可用的競爭產品規格請參閱：https://www.altera.com/products/fpga/agilex/3。AMD規格基於內部工程文件。裝置製造商可能會調整規格，導致結果有所差異。結果可能有所不同。SUS-020

註6：根據AMD於2024年7月進行的測試，衡量基於LUT6架構的AMD Artix 7 A100T (28奈米)和Artix UltraScale+ AU7P (16奈米)與基於LUT4架構的Lattice Nexus MachXO5 25 (28奈米)和Lattice Avant E70 (16奈米)元件的利用率分數。測試分別使用AMD Vivado™ 2024.1和Lattice Radiant 2024.1，在不同速級下，對30個開源設計的平均結果。結果將依據架構、裝置、速級、封裝尺寸、設計、配置及其他因素而異。COP-001

 註7：根據AMD於2024年7月進行的分析，計算（16奈米）AMD Artix UltraScale+ AU7P FPGA相較於（16奈米）Lattice Avant E70 FPGA在各自最高速級下，對30個開源設計的平均 F_MAX比率。結果將依據架構、裝置、速級、封裝尺寸、設計、配置及其他因素而異。AUS-010