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Aldec將在2017 DVCon中國上展示一系列搭載硬體在環模擬測試和QEMU的設計驗證技術

中央社/ 2017.04.19 00:00
(中央社訊息服務20170419 18:11:14)上海--(美國商業資訊)--作為用於ASIC和FPGA設計的混合HDL語言模擬和硬體輔助驗證領域的先鋒企業,Aldec, Inc.將於2017年4月19日在中國上海舉行的 DVCon中國大會及展覽會上展示其搭載硬體在環模擬測試的ASIC矽前驗證範圍。

Aldec硬體驗證產品經理Krzysztof Szczur表示:「對Aldec研發部門來說,今年第一季是繁忙而富有成果的一季。我們不僅發布了採用最大Xilinx® Virtex® UltraScale™ FPGA的新型HES驗證板並在DVCon US上進行了展示,而且我們還設計了用於QEMU和Riviera-PRO硬/軟體協同模擬的QEMU橋接器,並在德國紐倫堡嵌入式世界大會(Embedded World)上推出該設計,獲得了強烈回響。接下來,我們將水到渠成地將這兩款產品整合在一起,利用連接QEMU和Aldec HES驗證板的硬體在環模擬測試提供硬體/軟體協同驗證環境。我們將在上海舉行的DVCon中國上自豪地展示這項技術。」

整合QEMU和HES-DVM的混合協同模擬

可靠的硬體/軟體協同驗證技術是單晶片系統(SoC) ASIC驗證和確認不可或缺的部分。QEMU是一個通用的開放原始碼機器模擬器,支援ARM® Cortex®系列等各種電腦硬體架構。QEMU可與Aldec HES-DVM™模擬平臺互聯,為SoC ASIC設計提供完整的混合協同模擬環境。

HES-DVM能夠對使用可綜合SystemVerilog或VHDL編寫的設計(通常為自訂設計的、用於實現特定SoC獨特功能的內部SoC子系統)的任何部分進行模擬。相反,通用處理器子系統(CPU)通常以硬IP或Netlist檔的形式從協力廠商供應商獲得,沒有可用的RTL碼。QEMU用於對此類標準元件進行模擬並執行嵌入式韌體和軟體測試。QEMU目前可輕鬆與HES-DVM平臺互聯,支援所有SoC子系統一起進行驗證。此方法可保證對硬體和軟體進行徹底、全面的設計驗證,無需虛擬修補,也不會影響不完全設計的裝置驅動程式或韌體碼。

UVM模擬加速

Aldec擁有33年的HDL模擬專長並對現代SoC設計/驗證具有深入的瞭解,這為Aldec高性能HDL模擬器Riviera-PRO™的開發創造了條件,該模擬器支援UVM、SystemVerilog、OSVVM、VHDL-2008和TLM/SystemC。憑藉Riviera-PRO和硬體在環模擬測試,模擬速度提高多達兩個數量級。Aldec將在DVCon中國上進行現場展示,將利用晶片網路(Network on Chip,NoC)設計範例展示如何實現超過130倍的模擬加速,該設計範例在由事務級UVM Testbench(以Riviera-PRO執行)驅動的Aldec HES™ FPGA驗證板上執行。

關於Aldec

Aldec Inc.總部位於美國內華達州亨德孫市。作為電子設計驗證領域的業界領導企業,Aldec公司提供了一整套專利技術:其中包括電阻電晶體邏輯(RTL)設計、電阻電晶體邏輯模擬器、硬體輔助驗證、SoC和ASIC樣機、設計規則校驗、CDC檢查、IP核心、需求生命週期管理、DO-254功能驗證、嵌入式解決方案和軍用/航太解決方案。www.aldec.com

Aldec為Aldec, Inc.的註冊商標。所有其他商標或註冊商標均歸屬於各自的所有者。

原文版本可在businesswire.com上查閱:http://www.businesswire.com/cgi-bin/mmg.cgi?eid=51541335&lang=en

免責聲明:本公告之原文版本乃官方授權版本。譯文僅供方便瞭解之用,煩請參照原文,原文版本乃唯一具法律效力之版本。

聯絡方式:

Aldec, Inc.

Christina Toole, + 702-990-4400

christinat@aldec.com

訊息來源:business wire

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