東芝為嵌入式SRAM開發低功耗技術

新技術運用了位元線功耗計算器(BLPC)和數控保持電路(DCRC)，可降低室溫(RT)和高溫(HT)等溫度條件下的有效及待機功耗。經證實，溫度為25度C時，該技術樣品將有效功耗和待機功耗分別降低27%和85%。

2月20日，東芝於加州舊金山召開的2013年國際固態電路會議(2013 International Solid-State Circuit Conference)上展示該項開發成果。

要想延長電池壽命，就需要降低高效能與低效能模式（MP3解碼、背景處理等）下的功耗。由於低效能應用的工作頻率僅需幾十兆赫，因此SRAM溫度保持在室溫上下，此時的有效及漏電功耗相當。有鑒於此，關鍵就在於將高溫下的有效及待機功耗降至室溫下的有效及待機功率。

東芝的新技術採用BLPC和DCRC。BLPC透過重複位元線監控環形振盪器的頻率，進而預測位元線的功耗。它透過監控SRAM靜止電路的電流消耗情況來實現某些情況下SRAM有效功耗的最小化。DCRC可大幅降低保持電路的待機功耗，定期自動啟動，以更新保持驅動器緩衝區的大小。

東芝將繼續開發技術，為行動產品貢獻高效能、低功耗系統LSI。

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