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準備就緒!台積電推20奈米+CoWoS下世代晶片設計

鉅亨網/鉅亨網記者尹慧中 台北 2012.10.09 00:00
台積電(2330-TW)(TSM-US)今(9)日宣佈,領先業界成功推出支援20奈米製程與CoWoS(Chip on Wafer on Substrate)技術的設計參考流程。台積電表示,展現該公司在開放創新平台(OIP)架構中支援20奈米與CoWoS技術的設計環境已準備就緒。

台積電表示,20奈米參考流程採用現行經過驗證的設計流程協助客戶實現雙重曝影技術,藉由雙重曝影技術所需知識的佈局與配線、時序、實體驗證及可製造性設計(DFM),電子設計自動化(EDA)領導廠商通過驗證的設計工具能夠支援台積電20奈米製程。

通過台積電矽晶片驗證的CoWoS參考流程則能夠整合多晶片以支援高頻寬與低功耗應用,加速3D IC設計產品的上市時間,晶片設計業者亦受惠於能夠使用電子設計自動化廠商現有的成熟設計工具進行設計。

台積電研究發展副總經理侯永清表示,這些參考流程完整地提供了晶片設計業者該公司先進的20奈米與CoWoS技術以協助他們儘早開始設計開發產品,對該公司及其開放創新平台設計生態環境夥伴而言,該公司首要目標在於能夠及早並完整地提供先進的矽晶片與生產技術給客戶。

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